JANVIER 2024
|
|
“Analyse et instrumentation de piles protocolaires embarquées: retour d’expérience et perspectives” par Romain Cayre (EURECOM) Date : 26 janvier 2024 Depuis quelques années, on assiste au développement et au déploiement de protocoles de communication sans fil d’un nouveau genre, visant à répondre aux besoins spécifiques liés à l’essor des objets connectés (faible consommation énergétique, coexistence, mobilité). Dans ce contexte, la connectivité sans fil est devenue centrale au sein des systèmes embarqués, menant au développement de systèmes sur puces embarquant des piles protocolaires complexes, souvent propriétaires et non documentées. La complexité croissante de ces composants logiciels et leur déploiement massif au sein de l’Internet des Objets a pour conséquence l’apparition d’une nouvelle surface d’attaque potentiellement critique, dont l’étude est indispensable. Cependant, l’intrication avec le matériel, la haute spécialisation et les nombreuses optimisations liés à ces piles protocolaires rendent leur analyse et leur instrumentation particulièrement difficile. Dans ce contexte, il devient nécessaire de développer une méthodologie adaptée, à l’interface entre informatique, électronique et traitement du signal. Dans cette présentation, nous illustrerons cette méthodologie sur l’un des protocoles les plus déployés au sein de l’Internet des Objets: le Bluetooth Low Energy (BLE). Nous présenterons la synthèse de multiples travaux de recherche portant sur la sécurité des communications sans fil et des systèmes embarqués, sous la forme d’un retour d’expérience sur l’analyse de piles protocolaires BLE embarquées. Nous introduirons les architectures logicielles et matérielles utilisées au sein de systèmes sur puces massivement déployés (ESP32, nRF51/nRF52, Cypress & Broacom), et discuterons des perspectives pour la recherche en sécurité tant offensives que défensives ouvertes par l’instrumentation de ces composants critiques.
|
JANVIER 2024
|
|
“Enhancing quality and security of the PLL-TRNG” par Quentin Dallison (THALES, Université Jean Monnet) Date : 26 janvier 2024 Salle Pétri/Turing The security of any cryptographic system relies primarily on random number generators embedded in the device, typically an FPGA chip. In order to have high quality randomness not influenced by the activity in the logic area, using the jittered clock signal from PLLs is a good candidate for a physical source of randomness. They are separated from the rest of the device and configurable to suit the needs of the designer. In this talk, we present a new architecture of the PLL-based TRNG including a method to avoid correlation in the output through control of timing in the sampling process, as well as new embedded tests based on the enhanced stochastic model. We also propose a workflow to help find the best parameters, such as output bitrate and entropy rate. We show that bitrates of around 400 kb/s or more can be achieved, while guaranteeing min-entropy rates per bit higher than 0.98 as required by the latest security standards (AIS 20-31 2022).
|
